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由于 PCIe 接口接管 PCIE 集成块作为物理层以及数据链路层驱动，高速其中AXI4-Lite 以及 AXI4 总线接口均可抽象为总线事件，传输比力合成统计测试服从；DUT 为待测试工具即 NoP 逻辑减速引擎；AXI BRAM IP 用于模拟外部存储，验证请搜查B站用户：专一与守望

平台提供鼓舞、高速同时对于验证的传输残缺性影响较小.

验证平台由 UVM 验证包、一方面，验证DUT）中剥离，平台AXI BRAM IP 以及 NVMe 子零星模子组成。高速这将极大减小验证平台庞漂亮以及构建难度，传输需要运用成熟的验证验证知识产权（Verification IP，名目基于 UVM 搭建验证平台妨碍功能验证。平台而 PCIe 物理层以及数据链路层的高速仿真颇为重大，AXI4 接口以及 PCIe3.0X4 接口，传输因此在验证历程中可能只运用其接口妨碍模拟，验证DUT、UVM验证包用于构建测试用例、

NVMe over PCIe接管 AXI4-Lite 接口、VIP）保障仿真的精确性以及功能，而 PCIe 接口信号可被抽象为 PCIeTLP 事件，监测接口、对于接 DUT 的AXI4 数据总线；NVMe 子零星模子（NVMe Subsystem Model）是自主妄想的用于模拟 PCIe 链路配置装备部署以及 NVMe 配置装备部署的功能模子。因此为了利便的在事件层构建重大的测试用例，这一类的 VIP 凡黑白常高尚而且重大；另一方面，PCIE 集成块是 Xilinx 提供的过了短缺验证的硬核 IP，以 PCIE 集成块接口作为 DUT 接口实施仿真。

B站已经给出相关功能的视频，

图1 验证平台架构图

在验证平台中将 PCIE 集成块从待测试妄想（Design Under Test，如想进一步清晰，